崗位職責 1.為公司基于RISC-V CPU內核的機器學習ASIC芯片設計RTL
2.微架構及實現(xiàn)3.能夠在功能性能功率和面積需求之間做出合理權衡4.參與設計和代碼審查5.優(yōu)化芯片的時鐘及功耗6.為模擬仿真過程中的芯片功能和性能調試提供支持7.為RTL設計編寫計時和功耗限制
崗位要求1.電子計算機物理數(shù)學等相關理工科專業(yè)碩士或博士學歷2.具備使用System Verilog進行RTL設計的經驗3.良好的Python/Perl/Tcl腳本編寫能力4.具備功耗優(yōu)化相關知識5.對RISC-V指令集CPU體系架構存儲器分級體系有所了解將優(yōu)先考慮6.Good knowledge on pipeline design principles7.Preferred with emulation technologies8.英文聽說讀寫能力熟練9.優(yōu)秀的學習能力責任心和團隊協(xié)作能力10.有跨地域cross time zone, 跨語言協(xié)作經驗的優(yōu)先考慮Junior: 5年以下相關崗位工作經驗Senior: 1.5年以上相關崗位工作經驗2.有Task leader經歷優(yōu)先考慮
2.微架構及實現(xiàn)3.能夠在功能性能功率和面積需求之間做出合理權衡4.參與設計和代碼審查5.優(yōu)化芯片的時鐘及功耗6.為模擬仿真過程中的芯片功能和性能調試提供支持7.為RTL設計編寫計時和功耗限制
崗位要求1.電子計算機物理數(shù)學等相關理工科專業(yè)碩士或博士學歷2.具備使用System Verilog進行RTL設計的經驗3.良好的Python/Perl/Tcl腳本編寫能力4.具備功耗優(yōu)化相關知識5.對RISC-V指令集CPU體系架構存儲器分級體系有所了解將優(yōu)先考慮6.Good knowledge on pipeline design principles7.Preferred with emulation technologies8.英文聽說讀寫能力熟練9.優(yōu)秀的學習能力責任心和團隊協(xié)作能力10.有跨地域cross time zone, 跨語言協(xié)作經驗的優(yōu)先考慮Junior: 5年以下相關崗位工作經驗Senior: 1.5年以上相關崗位工作經驗2.有Task leader經歷優(yōu)先考慮
職位類別： 其他計算機硬件類
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